A.與項(xiàng)相或
B.最小項(xiàng)相或
C.最大項(xiàng)相與
D.或項(xiàng)相與
您可能感興趣的試卷
你可能感興趣的試題
A.6
B.7
C.8
D.9
A.A
B.0
C.1
A.J=K=0
B.J=Q，K=
C.J=0，K=
D.J=Q，K=0
A.與項(xiàng)相或
B.最小項(xiàng)相或
C.最大項(xiàng)相與
D.或項(xiàng)相與
A.4
B.8
C.10
D.12
最新試題
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
?如圖所示電路論述正確的是（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
?如圖電路，描述正確的是（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。