為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
A.或非門
B.與非門
C.異或門
D.同或門
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要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出
，則輸入信號應(yīng)為（）。
A.J=K=1
B.J=Q，K'=Q
C.J=Q，K=Q
D.J=Q，K=1
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
A.F=W’X’Y’+W’YZ+WYZ+W’XYZ’
B.F=W’X’Y’+W’YZ+WY’Z+WXYZ’
C.F=∑（W，X，Y，Z）（0，1，3，7，8，13，14）
D.F=∑（W，X，Y，Z）（0，1，3，7，9，13，14）
?如圖所示電路論述正確的是（）。
A.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0⊕1，校驗(yàn)電路是否輸入偶數(shù)個(gè)1，當(dāng)輸入偶數(shù)個(gè)1時(shí)輸出P=1
B.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0⊕1，產(chǎn)生了奇校驗(yàn)位，如果連同P一起發(fā)送B2B2B1B0P，發(fā)送了奇數(shù)個(gè)1
C.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0，校驗(yàn)電路是否輸入偶數(shù)個(gè)1，當(dāng)輸入偶數(shù)個(gè)1時(shí)輸出P=1
D.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0，產(chǎn)生了奇校驗(yàn)位，如果連同P一起發(fā)送B2B2B1B0P，發(fā)送了奇數(shù)個(gè)1
如圖所示，則F=（）。
A.F=∑xyz（0，3，6，7）
B.F=∑zyx（0，3，6，7）
C.F=
D.F=
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
A.為更方便的實(shí)現(xiàn)邏輯功能
B.降低輸入電流
C.提高151的帶負(fù)載能力
D.提高扇出能力
最新試題
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時(shí)間。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
?如圖電路，描述正確的是（）。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號應(yīng)為（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。