A.進位輸入:C in
B.進位輸出C out
C.本位差:D
D.本位和:S
您可能感興趣的試卷
你可能感興趣的試題
A.IC制造過程級
B.晶體管級
C.門電路結(jié)構(gòu)級
D.邏輯設(shè)計級
A.加法器
B.門電路
C.觸發(fā)器
D.計數(shù)器
A.穩(wěn)定可靠
B.精度更高
C.易于設(shè)計
D.速度更快
A.01001110+00100011
B.01000011+01001000
C.11010111+11001000
D.10101111+11001111
A.與非門
B.或非門
C.異或門
D.與門
最新試題
如圖,是151的電路設(shè)計,其中輸入端的使用了6個反相器,而實現(xiàn)邏輯功能應(yīng)該可以省掉三個,為什么這么設(shè)計()。
要使CMOS門輸入高電平,不能使用的方法為()。
?如圖電路,描述正確的是()。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當于()個內(nèi)部標準門級聯(lián)的延遲時間。
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。
?如圖所示電路論述正確的是()。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
輸出端不能直接線與的門電路有()。