A.x y’
B.x’+y
C.x ’y
D.x +y’
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A.輸出單元一定是大驅(qū)動(dòng)反相器
B.中小規(guī)模集成塊的時(shí)間延遲主要取決于輸出單元設(shè)計(jì)
C.輸出單元成本和延遲遠(yuǎn)大于內(nèi)部所有單元之和
D.輸出單元的驅(qū)動(dòng)能力通常為內(nèi)部驅(qū)動(dòng)能力的上千倍以上
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
A.800
B.60
C.15
D.240
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.1000
B.10
C.100
D.30
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.4000
B.2000
C.400
D.1000
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
A.y=（a+b.c）’
B.y=a+b.c
C.y=a.b+c
D.y=（a.b+c）’
最新試題
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
邏輯函之間滿足（）關(guān)系。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。