若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
A.4000
B.2000
C.400
D.1000
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?下圖邏輯單元實現(xiàn)的功能為()。
A.y=(a+b.c)’
B.y=a+b.c
C.y=a.b+c
D.y=(a.b+c)’
電路結(jié)構(gòu)如圖所示,該電路是()。
A.INV
B.BUFFER
C.NAND2
D.OR2
A.10110.0101111
B.10010.01011
C.10110.11010
D.10010.010110
A.000101111000.0101
B.010001111000.0101
C.010010101011.1000
D.010010101110.1001
A.進位輸入:C in
B.進位輸出C out
C.本位差:D
D.本位和:S
最新試題
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
?數(shù)字設(shè)計的層次主要有()。
對于D觸發(fā)器,如果時鐘頻率為10MHz,輸出信號Q的頻率可能是()MHz。
如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。
CC4000系列的CMOS門電路不能直接接()系列的門電路。
要使JK觸發(fā)器在時鐘脈沖作用下,實現(xiàn)輸出,則輸入信號應(yīng)為()。
?當(dāng)共陰極7段數(shù)碼管顯示2的時候,輸出應(yīng)該為()。
若n個變量的同或運算和異或運算結(jié)果相同,則n為奇數(shù)()
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
?如圖電路,描述正確的是()。