單項(xiàng)選擇題常用集成555電路的外形是（）

A.雙列4腳
B.單列8腳
C.雙列8腳
D.單列4腳


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1.單項(xiàng)選擇題555集成電路有雙極型和CMOS型兩種，雙極型的優(yōu)點(diǎn)是（）。

A.功耗低
B.輸入阻抗高
C.輸出功率大
D.噪聲小

3.單項(xiàng)選擇題下列觸發(fā)器中不能用于移位寄存器的是（）

A.D觸發(fā)器
B.JK觸發(fā)器
C.基本RS觸發(fā)器
D.負(fù)邊沿觸發(fā)D觸發(fā)器

4.單項(xiàng)選擇題為使觸發(fā)器可靠地翻轉(zhuǎn)，輸入信號(hào)必須先于時(shí)鐘信號(hào)有效，這段時(shí)間間隔稱為（）

A.延遲時(shí)間
B.保持時(shí)間
C.建立時(shí)間
D.轉(zhuǎn)換時(shí)間

5.單項(xiàng)選擇題下面哪個(gè)電路輸出有不定狀態(tài)（）

A.JK觸發(fā)器
B.D觸發(fā)器
C.T觸發(fā)器
D.基本RS觸發(fā)器

最新試題

在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）

題型：?jiǎn)雾?xiàng)選擇題

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

題型：?jiǎn)雾?xiàng)選擇題

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

題型：判斷題

?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?

題型：多項(xiàng)選擇題

?verilog語法中，間隔符號(hào)主要包括（）。

題型：多項(xiàng)選擇題

以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）

題型：?jiǎn)雾?xiàng)選擇題

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

題型：多項(xiàng)選擇題

?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位？（）

題型：?jiǎn)雾?xiàng)選擇題

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

題型：?jiǎn)雾?xiàng)選擇題

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對(duì)應(yīng)的是（）。

題型：?jiǎn)雾?xiàng)選擇題