問答題
電路如題圖所示，設(shè)r’bb=200Ω
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最新試題
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
題型：多項選擇題
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時，柵極直流電壓將會（），漏極直流電流將會（），輸入電阻將會（）。
題型：單項選擇題
?TTL或非門組成的邏輯電路如圖所示，當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）
題型：單項選擇題
?verilog語法中，間隔符號主要包括（）。
題型：多項選擇題
?CS放大器中引入源極電阻RS，其作用有（）。?
題型：多項選擇題
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。
題型：單項選擇題
?在verilogHDL的數(shù)字表達方式用，和十進制數(shù)127表示的數(shù)字相同的表達方式有（）。
題型：多項選擇題
在對數(shù)字鐘計時、校時模塊進行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復(fù)位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）
題型：單項選擇題
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。
題型：單項選擇題
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
題型：判斷題