A.0
B.1
C.Q
D.Q’
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A.用與非門,F(xiàn)=(Y0’Y1’Y4’Y5’Y6’Y7’)’
B.用與門,F(xiàn)=Y2’Y3’
C.用或門,F(xiàn)=Y2’+Y3’
D.用或門,F(xiàn)=Y0’+Y1’+Y4’+Y5’+Y6’+Y7’
最新試題
已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡表達式為()。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
TTL門電路具有負載能力強、抗干擾能力強和轉(zhuǎn)換速度高等特點。
?數(shù)字設(shè)計的層次主要有()。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。
如圖電路實現(xiàn)的邏輯函數(shù)是()。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當(dāng)于()個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
?下圖邏輯單元實現(xiàn)的功能為()。
?當(dāng)共陰極7段數(shù)碼管顯示2的時候,輸出應(yīng)該為()。