問答題簡述FPGA的基本結(jié)構(gòu)。
您可能感興趣的試卷
你可能感興趣的試題
最新試題
要使CMOS門輸入高電平，不能使用的方法為（）。
題型：單項選擇題
電路結(jié)構(gòu)如圖所示，該電路是（）。
題型：單項選擇題
二進(jìn)制加法運算包含的輸入、輸出變量有（）。
題型：多項選擇題
輸出端不能直接線與的門電路有（）。
題型：單項選擇題
要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。
題型：單項選擇題
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
題型：多項選擇題
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
題型：多項選擇題
?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。
題型：單項選擇題
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
題型：單項選擇題
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
題型：多項選擇題