A.有
B.無(wú)
C.時(shí)有時(shí)無(wú)
D.不確定
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A.基本RS觸發(fā)器
B.D鎖存器
C.主從JK觸發(fā)器
D.邊沿JK觸發(fā)器
A.00
B.01
C.10
D.11
A.S=0,R=1
B.S=1,R=0
C.S=1,R=1
D.S=0,R=0
A.編碼器
B.觸發(fā)器
C.寄存器
D.計(jì)數(shù)器
OC 門電路的組成見(jiàn)下圖所示,其輸出函數(shù)F的狀態(tài)為()
A.
B.
C.
D.
最新試題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。
?如圖所示電路論述正確的是()。
?利用開(kāi)關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價(jià)的邏輯關(guān)系為()。
?下圖邏輯單元實(shí)現(xiàn)的功能為()。
電路結(jié)構(gòu)如圖所示,該電路是()。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1,是因?yàn)樵趯?shí)際電路中,這種輸入組合根本不可能會(huì)讓其發(fā)生。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。
如圖,是151的電路設(shè)計(jì),其中輸入端的使用了6個(gè)反相器,而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè),為什么這么設(shè)計(jì)()。