如圖所示,放大電路中,已知VCC=15V,Rs=0.5KΩ,Rb1=40KΩ,Rb2=20KΩ,Rc=2KΩ,RE1=0.2KΩ,RE2=1.8KΩ,RL=2KΩ,β=50,UBE=0.7V。試求:
(1)電路的靜態(tài)工作點(diǎn)
(2)畫出微變等效電路
(3)輸入電阻Ri和輸出電壓Ro
(4)電壓放大倍數(shù)Au和源電壓放大倍數(shù)Aus
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?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz,若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào),請問該計(jì)數(shù)器至少需要多少位?()
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
CD放大器具有較()的輸入電阻和較()的輸出電阻。?????
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時(shí),柵極直流電壓將會(huì)(),漏極直流電流將會(huì)(),輸入電阻將會(huì)()。
?CS放大器中引入源極電阻RS,其作用有()。?
CG放大器具有較()的輸入電阻和較()的輸出電阻。?
假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時(shí),溝道夾斷點(diǎn)向漏極移動(dòng)。
?CG放大器的性能描述合理的是()。
在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí),設(shè)秒信號(hào)的周期為10ns,若要觀察24時(shí)制計(jì)數(shù)是否正確,那么在復(fù)位信號(hào)無效,計(jì)時(shí)使能信號(hào)有效的情況下,仿真需運(yùn)行多長時(shí)間?()
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號(hào)有()。