多項選擇題對于C綜合的說法，哪些是正確的？（）

A.把C/C++函數(shù)轉化為RTL的HDL代碼
B.把C/C++函數(shù)轉化為在FPGA開發(fā)環(huán)境中可以使用的IP模塊
C.把C/C++轉化為匯編代碼
D.把HDL轉化為C/C++代碼


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1.多項選擇題FPGA與MCU可以采用哪些方式？（）

A.UART
B.FSMC
C.CPLD
D.SPI

2.單項選擇題接蜂鳴器的輸出頻率必須要什么范圍內(nèi)，才可能正確聽到？（）

A.至少100KHz以上
B.至少在20~20KHz，最好在能低于10KHz
C.大于50KHz
D.小于1MHz均可

3.單項選擇題下列關于狀態(tài)機說法錯誤的是（）。

A.moore機的輸出只與當前狀態(tài)有關。
B.mealy機的輸出與當前狀態(tài)和輸入都有關。
C.在Verilog代碼中，求次態(tài)和輸出，必須用case語句。
D.體現(xiàn)在verilog代碼中就是，moore機的最后輸出邏輯只判斷當前狀態(tài)，mealy機的輸出邏輯中判斷當前狀態(tài)和輸入。

4.單項選擇題根據(jù)以下代碼always@（posedge clk）begin if （!rst_n）q<=a；判斷rst_n信號：（）。

A.同步，高電平有效
B.同步，低電平有效
C.異步，低電平有效
D.異步，高電平有效

5.單項選擇題下列Moore型狀態(tài)機采用Verilog語言主控時序部分正確的是（）。

A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state