A.UART
B.FSMC
C.CPLD
D.SPI
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A.至少100KHz以上
B.至少在20~20KHz，最好在能低于10KHz
C.大于50KHz
D.小于1MHz均可
A.moore機(jī)的輸出只與當(dāng)前狀態(tài)有關(guān)。
B.mealy機(jī)的輸出與當(dāng)前狀態(tài)和輸入都有關(guān)。
C.在Verilog代碼中，求次態(tài)和輸出，必須用case語句。
D.體現(xiàn)在verilog代碼中就是，moore機(jī)的最后輸出邏輯只判斷當(dāng)前狀態(tài)，mealy機(jī)的輸出邏輯中判斷當(dāng)前狀態(tài)和輸入。
A.同步，高電平有效
B.同步，低電平有效
C.異步，低電平有效
D.異步，高電平有效
A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state
A.always@（posedge clk）case （state ）0：next_state<=1；1：next_state<=x
B.always@（posedge clk）case （state ）0：if（a==0）next_state<=1；else next_state<=x；1：next_state<=x
C.always@（posedge clk）case （state ）0：if（state==0）next_state<=1；else next_state<=x；1：next_state<=x
D.以上都不對
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