A.不允許兩個或兩個以上的輸入信號同時變化
B.輸入信號變化引起的電路響應(yīng)必須完全結(jié)束，輸入信號才能夠再次變化
C.不允許輸入是脈沖信號
D.不允許兩個或兩個以上的輸入信號同時為高電平
您可能感興趣的試卷
你可能感興趣的試題
A.001
B.011
C.111
D.100
下圖所示電路的功能是（）。
A.模2計數(shù)器
B.模3計數(shù)器
C.模4計數(shù)器
D.模5計數(shù)器
A.確定系統(tǒng)功能和模塊劃分
B.創(chuàng)建或添加設(shè)計源文件、約束文件
C.選擇合適的設(shè)計方案
D.生成邏輯連接網(wǎng)表
A.可編程配置塊
B.可編程輸入/輸出
C.可編程互聯(lián)資源
D.可編程或陣列
A.22×2
B.23×3
C.24×4
D.24×5
最新試題
現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)由（）組成。
電平異步時序邏輯電路工作的基本條件有（）。
?用3線-8線譯碼器74138（邏輯符號如下圖所示）和與非門實現(xiàn)函數(shù)的功能時，74138的輸出端（）連接與非門。?
?已知脈沖異步時序邏輯電路如下圖所示，其功能是（）。
使用8路選擇器實現(xiàn)4變量邏輯函數(shù)F（A，B，C，D），使用ABC作為控制變量，數(shù)據(jù)輸入端D0-D7可能的值有（）。
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時會發(fā)生臨界競爭。
輸出端與輸出端可以直接連接，實現(xiàn)“線與”的門電路有（）。
假定某個電路如圖示，指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。
設(shè)計一個Moore型同步可重疊的“1101”序列檢測器，至少需要（）個觸發(fā)器。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應(yīng)為（）個。