問答題用VHDL設(shè)計一個代碼轉(zhuǎn)換邏輯電路。把4位二進制代碼轉(zhuǎn)換成7段字符顯示代碼。能顯示數(shù)字0~9和字母A，b，C，d，E，F(xiàn)。
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最新試題
輸出端不能直接線與的門電路有（）。
題型：單項選擇題
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
題型：單項選擇題
已知有二輸入邏輯門，只有當輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
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如圖電路實現(xiàn)的邏輯函數(shù)是（）。
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使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
題型：單項選擇題
要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。
題型：單項選擇題
如圖所示，則F=（）。
題型：多項選擇題
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
題型：單項選擇題
邏輯函之間滿足（）關(guān)系。
題型：多項選擇題
?數(shù)字設(shè)計的層次主要有（）。
題型：多項選擇題