A.與門
B.或門
C.非門
D.與非門
您可能感興趣的試卷
你可能感興趣的試題
A.與項(xiàng)相或
B.最小項(xiàng)相或
C.最大項(xiàng)相與
D.或項(xiàng)相與
A.6
B.7
C.8
D.9
A.A
B.0
C.1
A.J=K=0
B.J=Q，K=
C.J=0，K=
D.J=Q，K=0
A.與項(xiàng)相或
B.最小項(xiàng)相或
C.最大項(xiàng)相與
D.或項(xiàng)相與
最新試題
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
輸出端不能直接線與的門電路有（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
?如圖所示電路論述正確的是（）。