A.RS=X0
B.RS=0X
C.RS=X1
D.RS=1X
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在四變量卡諾圖中有（）個(gè)小格是“1”
A.13
B.12
C.6
D.5
A.一般TTL與非門
B.集電極開路TTL與非門
C.一般CMOS與非門
D.一般TTL或非門
下列關(guān)于異或運(yùn)算的式子中，不正確的是（）
A.A
B.B
C.C
D.D
A.n2個(gè)
B.2n個(gè)
C.（2n-1）個(gè)
A.（01000011）2
B.（01010011）2
C.（10000011）2
D.（000100110001）2
最新試題
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
如圖所示，則F=（）。
輸出端不能直接線與的門電路有（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
對(duì)于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號(hào)Q的頻率可能是（）MHz。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。