A.全部輸入是0
B.任一輸入是0
C.僅一輸入是0
D.全部輸入是1
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A.A+B
B.A+C
C.（A+B）（A+C）
D.B+C
A.C·C=C2
B.1+1=10
C.0<1
D.A+1=1
A.10 101
B.0010 0101
C.100101
D.10101
A. 1
B. 2
C. 4
D. 16
最新試題
?如圖電路，描述正確的是（）。
?數(shù)字設(shè)計的層次主要有（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
要使CMOS門輸入高電平，不能使用的方法為（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。