A.TSL門
B.OC門
C.漏極開(kāi)路門
D.CMOS與非門
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A.與非門
B.三態(tài)輸出門
C.集電極開(kāi)路門
D.CMOS與非門
A.全部輸入是0
B.任一輸入是0
C.僅一輸入是0
D.全部輸入是1
A.A+B
B.A+C
C.（A+B）（A+C）
D.B+C
A.C·C=C2
B.1+1=10
C.0<1
D.A+1=1
A.10 101
B.0010 0101
C.100101
D.10101
最新試題
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
?如圖所示電路論述正確的是（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。