單項(xiàng)選擇題8位移位寄存器，串行輸入時(shí)經(jīng)（）個(gè)脈沖后，8位數(shù)碼全部移入寄存器中。
A.1
B.2
C.4
D.8
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1.單項(xiàng)選擇題欲設(shè)計(jì)0，1，2，3，4，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用（）級(jí)觸發(fā)器。
A.2
B.3
C.4
D.8
2.單項(xiàng)選擇題一位8421BCD碼計(jì)數(shù)器至少需要（）個(gè)觸發(fā)器。
A.3
B.4
C.5
D.10
3.單項(xiàng)選擇題同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者（）
A.沒有觸發(fā)器
B.沒有統(tǒng)一的時(shí)鐘脈沖控制
C.沒有穩(wěn)定狀態(tài)
D.輸出只與內(nèi)部狀態(tài)有關(guān)
4.單項(xiàng)選擇題下列邏輯電路中為時(shí)序邏輯電路的是（）
A.變量譯碼器
B.加法器
C.數(shù)碼寄存器
D.數(shù)據(jù)選擇器
5.單項(xiàng)選擇題把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（）進(jìn)制計(jì)數(shù)器。
A.4
B.5
C.9
D.20
最新試題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
題型：單項(xiàng)選擇題
要使CMOS門輸入高電平，不能使用的方法為（）。
題型：單項(xiàng)選擇題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
題型：單項(xiàng)選擇題
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
題型：多項(xiàng)選擇題
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
題型：單項(xiàng)選擇題
輸出端不能直接線與的門電路有（）。
題型：單項(xiàng)選擇題
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
題型：單項(xiàng)選擇題
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
題型：多項(xiàng)選擇題
?如圖電路，描述正確的是（）。
題型：單項(xiàng)選擇題
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
題型：單項(xiàng)選擇題