A.開路
B.接地
C.保持
D.不確定
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A.為低電平0
B.為高電平1
C.保持原狀態(tài)
D.翻轉(zhuǎn)為新狀態(tài)
A.>0
B.>1/3Vcc
C.>1/2Vcc
D.>2/3Vcc
A.<0
B.<1/3Vcc
C.<1/2Vcc
D.<2/3Vcc
A.雙列4腳
B.單列8腳
C.雙列8腳
D.單列4腳
A.功耗低
B.輸入阻抗高
C.輸出功率大
D.噪聲小
最新試題
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?verilog語法中，間隔符號主要包括（）。
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）
在對數(shù)字鐘計(jì)時、校時模塊進(jìn)行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時使能信號有效的情況下，仿真需運(yùn)行多長時間？（）
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內(nèi)部是連通在一起的。
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。