A.開門電平
B.關門電平
C.扇入系數(shù)
D.扇出系數(shù)
您可能感興趣的試卷
你可能感興趣的試題
A.
B.
C.
D.
假定某個電路如圖示，指示燈F和開關A、B、C的邏輯關系表達式為（）。
A.
B.
C.
D.
?已知描述某同步時序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應序列為（）。
A.ABCDBCDA；00001001
B.ABCDBCDA；00001000
C.ABCDAABB；00001000
D.ABCDABCD；00001000
A.3；1
B.3；2
C.3；6
D.4；2
?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。
A.Mealy；模4加1計數(shù)器
B.Moore；模4減1計數(shù)器
C.Mealy；模4可逆計數(shù)器
D.Moore；模4可逆計數(shù)器
最新試題
在正常工作時，3-8線譯碼器74138的使能端的值為（）。
下圖所示的PLD連接表示的輸出函數(shù)表達式F等于（）。
一個Moore型同步可重疊的“1011”序列檢測器的狀態(tài)圖是（）。
用5G555構成的施密特觸發(fā)器具有（）個穩(wěn)態(tài)。
?已知脈沖異步時序邏輯電路如下圖所示，其功能是（）。
假定描述一個同步時序電路的最簡狀態(tài)表中有6個狀態(tài)，則該電路中有（）個觸發(fā)器，電路中存在（）個多余狀態(tài)。?
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當（）時會發(fā)生臨界競爭。
現(xiàn)場可編程門陣列FPGA的設計流程中，下列屬于規(guī)劃設計階段的工作有（）。
為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
設計一個判斷輸入8421碼表示的十進制數(shù)是否大于5的組合邏輯電路，至少需要（）個邏輯門。