A.
B.
C.
D.
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A.1
B.2
C.3
D.4
如下圖所示的原始狀態(tài)表，其中的等效對(duì)有（）。
A.B和F
B.D和E
C.A和F
D.C和D
A.1
B.2
C.3
D.4
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
A.余3碼
B.8421碼對(duì)9的補(bǔ)數(shù)
C.8421碼對(duì)6的補(bǔ)數(shù)
D.2421碼
下圖所示組合邏輯電路，其功能是（）。
A.8421碼轉(zhuǎn)余3碼
B.8421碼轉(zhuǎn)2421碼
C.二進(jìn)制碼轉(zhuǎn)格雷碼
D.二進(jìn)制碼轉(zhuǎn)8421碼
最新試題
用5G555構(gòu)成的施密特觸發(fā)器具有（）個(gè)穩(wěn)態(tài)。
用PROM設(shè)計(jì)一個(gè)2位二進(jìn)制平方器，實(shí)現(xiàn)該平方器需要的容量至少為（）。
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
設(shè)計(jì)一個(gè)Moore型同步可重疊的“1101”序列檢測(cè)器，至少需要（）個(gè)觸發(fā)器。
假定某個(gè)電路如圖示，指示燈F和開(kāi)關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。
?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是（）。
現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
?如下圖所示時(shí)序電路，該電路是一個(gè)（）型電路，其功能是（）。
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫(huà)法正確的是（）。