在下圖所示的電路中，已知G1、G2、G3為OD輸出的與非門74LS03，輸出高電平時的漏電流最大值為IOH（MAX）=5μA，輸出低電平為VOL（MAX）=0.33V時允許的最大負(fù)載電流為IOL（MAX）=5.2mA。負(fù)載門G4、G5、G6為74LS00，它的高電平輸入電流最大值IIH（MAX）和低電平輸入電流最大值IIL（MAX）均為1μA。若VDD=5V，要求VOH≥4.4V、VOL≤0.33V，試求RL取值的允許范圍。
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關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
如圖所示，則F=（）。
?下圖邏輯單元實現(xiàn)的功能為（）。
輸出端不能直接線與的門電路有（）。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
約束項在函數(shù)化簡時可以當(dāng)作1，是因為在實際電路中，這種輸入組合根本不可能會讓其發(fā)生。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。