EDA技術(shù)單項選擇題每日一練(2020.05.27)

來源：考試資料網(wǎng)

1 在VHD、L語言中，下列對進(jìn)程（PROC、ESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（）

2 仿真庫Fuse.lib中包含了一般的熔絲元器件，Designator指的是熔絲的（）。

3 在下列符號組中，（）不能作為Verilog HDL的標(biāo)識符。

4 PCB的布局是指（）。

5 在VHDL的CASE語句中，條件句中的“=>”不是操作符號，它只相當(dāng)與（）作用。