EDA技術(shù)章節(jié)練習(xí)(2020.05.28)

來源：考試資料網(wǎng)

1 在Verilog HDL的常數(shù)中，未知數(shù)字是用（）表示。

2.填空題在Verilog HDL的"與縮減"運(yùn)算中，只有操作數(shù)中的數(shù)字全為（）時(shí)，結(jié)果才為1。

3 在下列標(biāo)識(shí)符中，（）是VHDL錯(cuò)誤的標(biāo)識(shí)符。

4.填空題邏輯綜合后生成的網(wǎng)表文件為（）

5 下列過程不屬于仿真周期的是（）

6.填空題MAX+plusⅡ的波形文件類型是（）。

7 設(shè)計(jì)電路板文件的擴(kuò)展名是（）。

8.填空題VHDL不等于關(guān)系運(yùn)算符是（）。

9 QuartusⅡ的存儲(chǔ)器初值設(shè)定文件類型是（）。

10.填空題對CPLD編程的目標(biāo)文件擴(kuò)展名為（）。