單項(xiàng)選擇題下列哪個(gè)因素是造成時(shí)鐘偏差的最主要原因？（）

A.器件之間的工藝偏差
B.互連線介質(zhì)厚度不均勻
C.溫度梯度（分布的不均勻性）
D.IR drop


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1.多項(xiàng)選擇題下列關(guān)于數(shù)字大規(guī)模集成電路中時(shí)鐘信號(hào)的分布網(wǎng)絡(luò)的設(shè)計(jì)目標(biāo)的表述正確的是（）。

A.盡量使得芯片各處的時(shí)鐘信號(hào)同時(shí)翻轉(zhuǎn)
B.時(shí)鐘信號(hào)的邊沿陡直
C.減小時(shí)鐘信號(hào)延時(shí)
D.用盡量少的線把所有寄存器時(shí)鐘引腳連在一起就可以

2.多項(xiàng)選擇題動(dòng)態(tài)時(shí)序單元的主要優(yōu)點(diǎn)有（）。

A.時(shí)鐘負(fù)載小
B.傳播延時(shí)和建立時(shí)間短
C.電路面積小
D.時(shí)鐘重疊時(shí)也能正常工作

3.單項(xiàng)選擇題當(dāng)一個(gè)正電平鎖存器的數(shù)據(jù)在時(shí)鐘下降沿之前變化，但不滿足建立時(shí)間，會(huì)出現(xiàn)下列哪種情況？（）

A.變化之后的數(shù)據(jù)最終寫入鎖存器
B.變化之后的數(shù)據(jù)最終沒有被鎖存器保存下來
C.時(shí)鐘下降之后鎖存器的值被改寫

4.單項(xiàng)選擇題判斷一個(gè)電路是否是時(shí)序邏輯電路，關(guān)鍵看它（）。

A.是否有時(shí)鐘信號(hào)
B.是否存在反饋
C.是否具有記憶功能
D.是否輸出結(jié)果隨時(shí)鐘不斷變化

5.多項(xiàng)選擇題下列特點(diǎn)是靜態(tài)互補(bǔ)CMOS的特點(diǎn)的是（）。

A.全擺幅
B.無比邏輯
C.無靜態(tài)功耗（忽略器件漏電流）
D.低阻抗輸出