A.3
B.6
C.8
D.1
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A.5
B.6
C.10
D.53
A.
B.A+B)(A+C)=A+BC
C.AB+AC+BC=AB+BC
D.
A+B+C+=()。
A.A
B.
C.1
D.A+B+C
A.任何時候最多只能有一個電路處于三態(tài),其余應(yīng)處于工作態(tài)
B.任何時候最多只能有一個電路處于工作態(tài),其余應(yīng)處于三態(tài)
C.任何時候至少要有兩個或三個以上電路處于工作態(tài)
D.以上說法都不正確
和邏輯式相等的式子是()。
A.ABC
B.1+BC
C.A
D.
最新試題
設(shè)計一個判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路,至少需要()個邏輯門。
?如下圖所示時序電路,該電路是一個()型電路,其功能是()。
在正常工作時,3-8線譯碼器74138的使能端的值為()。
?設(shè)計一個mealy型的110序列檢測器,需要()個觸發(fā)器,而設(shè)計moore型的110序列檢測器則需要()個觸發(fā)器。?
電平異步時序邏輯電路工作的基本條件有()。
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是()。
為了實(shí)現(xiàn)計數(shù)功能,集成寄存器74194的控制端S0S1可以是()。
假定某個電路如圖示,指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為()。
現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)由()組成。
?已知某異步時序電路的流程表如下表所示,其中x1和x2為電路輸入端。分析流程表,電路中有()條反饋回路,當(dāng)()時會發(fā)生臨界競爭。