或非門構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是（）
A.A
B.B
C.C
D.D
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A.8
B.2
C.3
D.4
A.譯碼器
B.編碼器
C.全加器
D.寄存器
A.全局布線區(qū)
B.通用邏輯塊
C.輸出布線區(qū)
D.I/O單元
A.觸發(fā)器
B.計數(shù)器
C.EPROM
D.加法器
最新試題
?如圖電路，描述正確的是（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。