A.n
B.2n
C.2n-1
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A.8
B.2
C.3
D.4
A.譯碼器
B.編碼器
C.全加器
D.寄存器
A.全局布線(xiàn)區(qū)
B.通用邏輯塊
C.輸出布線(xiàn)區(qū)
D.I/O單元
A.觸發(fā)器
B.計(jì)數(shù)器
C.EPROM
D.加法器
A.固定;可編程
B.可編程;可編程
C.固定;固定
D.可編程;固定
最新試題
?數(shù)字設(shè)計(jì)的層次主要有()。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是()。
對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。
要使CMOS門(mén)輸入高電平,不能使用的方法為()。
電路結(jié)構(gòu)如圖所示,該電路是()。
TTL門(mén)電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
已知有二輸入邏輯門(mén),只有當(dāng)輸X和Y都為1時(shí),輸出F才為1,則X,Y與F的邏輯關(guān)系為()。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同,則n為奇數(shù)()