比較兩個兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)A>B時輸出F=1，則F的表達(dá)式是（）。
A.A
B.B
C.C
D.D
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在CP作用下，欲使D觸發(fā)器具有Qn+1=
的功能，其D端應(yīng)接（）
A.1
B.0
C.Qn
D.
或非門構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是（）
A.A
B.B
C.C
D.D
A.8
B.2
C.3
D.4
A.譯碼器
B.編碼器
C.全加器
D.寄存器
最新試題
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
約束項(xiàng)在函數(shù)化簡時可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會讓其發(fā)生。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
如圖所示，則F=（）。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。