A.Distributed BIST
B.Direct Access
C.Test Bus
D.Boundary Scan
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A.由于內(nèi)嵌測(cè)試模式發(fā)生器，不需要額外生成測(cè)試模式
B.由于只輸出GO/NOGO，故障分析很困難
C.由于內(nèi)嵌測(cè)試輸出評(píng)估部，不需要高價(jià)測(cè)試設(shè)備，可降低成本
D.不可用于Burn-In測(cè)試
A.禁止使用循環(huán)組合電路
B.FF的時(shí)鐘信號(hào)必須能夠從外部端口直接控制
C.FF的復(fù)位信號(hào)必須能夠從外部端口直接控制
D.掃描測(cè)試時(shí)，RAM和內(nèi)核需要分開(kāi)進(jìn)行設(shè)計(jì)
A.可測(cè)性設(shè)計(jì)就是在設(shè)計(jì)階段考慮測(cè)試因素，犧牲一部分芯片面積換得測(cè)試的容易化
B.可測(cè)性設(shè)計(jì)使用自動(dòng)生成工具（ATPG），易于生成故障覆蓋率高的測(cè)試模式
C.可測(cè)性設(shè)計(jì)由于增加了設(shè)計(jì)負(fù)荷，將一定導(dǎo)致芯片整體開(kāi)發(fā)成本的增加
D.可觀察性與可控制性是衡量可測(cè)性設(shè)計(jì)的兩個(gè)尺度
A.制造誤差
B.性能問(wèn)題
C.制造故障
D.功能未滿(mǎn)足顧客的需求
A.邏輯綜合的結(jié)果是唯一的
B.邏輯綜合技術(shù)可分為生成順序電路和生成組合電路兩類(lèi)
C.布爾邏輯公式的簡(jiǎn)化一般與制造工藝無(wú)關(guān)
D.同一邏輯可以由多種電路實(shí)現(xiàn)，邏輯綜合則選擇與面積、延遲時(shí)間、功耗等要求最接近的電路
最新試題
電子封裝是指對(duì)電路芯片進(jìn)行包裝，進(jìn)而保護(hù)電路芯片，以免其受到外界環(huán)境影響的包裝。
下面不屬于QFP封裝改進(jìn)品質(zhì)的是（）。
引線鍵合的目的是將金線鍵合在晶片、框架或基板上。
下列關(guān)于BGA球柵陣列的優(yōu)缺點(diǎn)，說(shuō)法正確的是（）。
制造和封裝工藝過(guò)程中的材料性能是決定材料應(yīng)用的關(guān)鍵，制造性能主要包括（）。
去毛飛邊工藝指的是將芯片多余部分進(jìn)行有效的切除。
去飛邊毛刺工藝主要有介質(zhì)去飛邊毛刺、溶劑去飛邊毛刺、水去飛邊毛刺。
為了獲得好的性能，塑封料的電學(xué)性必須得到控制。
倒裝芯片的連接方式有（）。
WLCSP技術(shù)最根本的優(yōu)點(diǎn)是IC到PCB之間的電感很大。