問答題
將下列十六進(jìn)制數(shù)轉(zhuǎn)換成等值的二進(jìn)制數(shù)、 八進(jìn)制數(shù)和十進(jìn)制數(shù)。
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假定某個電路如圖示,指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為()。
題型:單項選擇題
現(xiàn)場可編程門陣列FPGA的設(shè)計流程中,下列屬于規(guī)劃設(shè)計階段的工作有()。
題型:多項選擇題
在正常工作時,3-8線譯碼器74138的使能端的值為()。
題型:單項選擇題
邏輯函數(shù)F(A,B,C,D)=∑m(2,7,8,12,13,14,15)的卡諾圖,下面畫法正確的是()。
題型:單項選擇題
電平異步時序邏輯電路工作的基本條件有()。
題型:多項選擇題
輸出端與輸出端可以直接連接,實現(xiàn)“線與”的門電路有()。
題型:單項選擇題
為了實現(xiàn)計數(shù)功能,集成寄存器74194的控制端S0S1可以是()。
題型:多項選擇題
設(shè)計一個判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路,至少需要()個邏輯門。
題型:單項選擇題
現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)由()組成。
題型:多項選擇題
?已知某異步時序電路的流程表如下表所示,其中x1和x2為電路輸入端。分析流程表,電路中有()條反饋回路,當(dāng)()時會發(fā)生臨界競爭。
題型:單項選擇題