TTL電路在正邏輯系統(tǒng)中,以下各種輸入中()相當(dāng)于輸入邏輯“1”。
A.A
B.B
C.C
D.D
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A.與非門
B.三態(tài)輸出門
C.集電極開路門
D.漏極開路門
A.全部輸入是0
B.全部輸入是1
C.任一輸入為0,其他輸入為1
D.任一輸入為1
A.全部輸入是0
B.任一輸入是0
C.僅一輸入是0
D.全部輸入是1
邏輯函數(shù)=()
A.A
B.B
C.C
D.D
在同步方式下,JK觸發(fā)器的現(xiàn)態(tài)則應(yīng)使()
A.A
B.B
C.C
D.D
最新試題
約束項在函數(shù)化簡時可以當(dāng)作1,是因為在實際電路中,這種輸入組合根本不可能會讓其發(fā)生。
?兩個二進(jìn)制數(shù)的補碼相加,有溢出的是()。
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是()。
已知有二輸入邏輯門,只有當(dāng)輸X和Y都為1時,輸出F才為1,則X,Y與F的邏輯關(guān)系為()。
CC4000系列的CMOS門電路不能直接接()系列的門電路。
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。
對于D觸發(fā)器,如果時鐘頻率為10MHz,輸出信號Q的頻率可能是()MHz。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
要使CMOS門輸入高電平,不能使用的方法為()。