下列時(shí)序電路的狀態(tài)圖中，具有自啟動(dòng)功能的是（）
A.A
B.B
C.C
D.D
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圖示ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10時(shí)，該字單元的內(nèi)容為（）
A.1110
B.0111
C.1010
D.0100
函數(shù)F=
+AB轉(zhuǎn)換成或非－或非式為（）
A.A
B.B
C.C
D.D
A.F=AB
B.F=A+B
C.A+BC
D.F=B+C
邏輯函 
，當(dāng)變量的取值為（）時(shí)，將出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。
A.B=C=1
B.B=C=0
C.A=1，C=0
D.A=0，B=0
一個(gè)3：8線的地址譯碼器（74LS138），其控制信G1、
的組合為（）時(shí)才對(duì)輸入進(jìn)行譯碼。
A.110
B.101
C.111
D.100
最新試題
如圖所示，則F=（）。
邏輯函之間滿足（）關(guān)系。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。