單項(xiàng)選擇題下列觸發(fā)器中，（）不可作為同步時(shí)序邏輯電路的存儲(chǔ)元件。

A.基本R-S觸發(fā)器
B.D觸發(fā)器
C.J-K觸發(fā)器
D.T觸發(fā)器


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1.單項(xiàng)選擇題構(gòu)造一個(gè)模10同步計(jì)數(shù)器，需要（）觸發(fā)器。

A.3個(gè)
B.4個(gè)
C.5個(gè)
D.10個(gè)

2.單項(xiàng)選擇題同步時(shí)序電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法的目的是（）

A.減少電路中的觸發(fā)器
B.提高電路速度
C.提高電路可靠性
D.減少電路中的邏輯門

3.單項(xiàng)選擇題電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上輸入信號(hào)（）

A.同時(shí)為0
B.同時(shí)為1
C.同時(shí)改變
D.同時(shí)出現(xiàn)

4.多項(xiàng)選擇題脈沖異步時(shí)序邏輯電路的輸入信號(hào)可以是（）

A.模擬信號(hào)
B.電平信號(hào)
C.脈沖信號(hào)
D.時(shí)鐘脈沖信號(hào)

5.多項(xiàng)選擇題脈沖異步時(shí)序邏輯電路中的存儲(chǔ)元件可以采用（）

A.時(shí)鐘控制RS觸發(fā)器
B.D觸發(fā)器
C.基本RS觸發(fā)器
D.JK觸發(fā)器

最新試題

若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。

題型：單項(xiàng)選擇題

邏輯函之間滿足（）關(guān)系。

題型：多項(xiàng)選擇題

CC4000系列的CMOS門電路不能直接接（）系列的門電路。

題型：單項(xiàng)選擇題

如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。

題型：單項(xiàng)選擇題

若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）

題型：判斷題

對(duì)于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號(hào)Q的頻率可能是（）MHz。

題型：多項(xiàng)選擇題

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。

題型：單項(xiàng)選擇題

要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。

題型：單項(xiàng)選擇題

TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。

題型：判斷題

?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。

題型：單項(xiàng)選擇題