在一本征硅中，摻入施主雜質(zhì)，其濃度ND=2×1014cm-3。
（1）求室溫300K時(shí)自由電子和空穴的熱平衡濃度值，并說(shuō)明半導(dǎo)體為P型或N型。
（2 ）若再摻入受主雜質(zhì)，其濃度NA=3×1014cm-3，重復(fù)（1）。
（3）若ND=NA=1015cm-3，重復(fù)（1）。
（4）若ND=1016cm-3，NA=1014cm-3，重復(fù)（1）。
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B.定時(shí)模塊
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D.60分計(jì)數(shù)器
A.8’b11_11_11_11
B.8’b1111111
C.8’h7f
D.8’d127
A.1
B.4
C.3
D.5
A.不太高的電壓增益
B.較高的輸入電阻
C.較高的輸出電阻
D.較高的帶寬
A.對(duì)電壓信號(hào)有極好的放大作用
B.對(duì)電流信號(hào)有極好的放大作用
C.有較高的輸入輸出電阻
D.可用作電流跟隨器
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：
下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
A.addbit U0（r1[0]，r2[0]，ci，result[0]，cl）
B.addbit （r1[0]，r2[0]，ci，result[0]，c1）
C.addbit U0（ci，r1[0]，r2[0]，cl，result[0]）
D.addbit （r1，r2，ci，result，c1）
A.xor
B.not
C.nand
D.nor
A.ChipScope Defintion and Connection Files
B.IP
C.Verilog Test Fixture
D.VHDL Package
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一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
?CS放大器中引入源極電阻RS，其作用有（）。?
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
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?CG放大器的性能描述合理的是（）。
可以通過(guò)新增以下哪些類(lèi)型文件添加ChipScope調(diào)試IP核？（）
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?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）