A.輸入電阻小，輸出電阻大
B.輸入電阻小，輸出電阻小
C.輸入電阻大，輸出電阻小
D.輸入電阻大，輸出電阻大
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A.截止區(qū)
B.放大區(qū)
C.飽和區(qū)
D.擊穿區(qū)
A.基極、集電極、發(fā)射極
B.發(fā)射極、基極、集電極
C.集電極、發(fā)射極、基極
D.集電極、基極、發(fā)射極
A.60
B.75
C.80
D.100
A.發(fā)射極、基極、集電極
B.集電極、基極、發(fā)射極
C.集電極、發(fā)射極、基極
D.基極、集電極、發(fā)射極
PNP型晶體管工作在放大狀態(tài)，三個(gè)極電位的關(guān)系是（）。
A.A
B.B
C.C
D.D
最新試題
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?電路如圖所示，如果電容C2開(kāi)路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）