EDA技術(shù)章節(jié)練習(2020.05.14)

來源：考試資料網(wǎng)

1.問答題設(shè)計一個格雷碼至二進制數(shù)的轉(zhuǎn)換器。

2 在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0to127，下面哪個賦值語句是正確的。（）。

3.問答題指出信號和變量有哪些區(qū)別？

參考答案：簡單的說，信號是全局的，用于結(jié)構(gòu)體中并行語句間數(shù)據(jù)流的傳遞；變量則是局部的，他主要用于單個進程中中間變量的存儲.

4 Verilog HDL的行注釋用符號（）開始，注釋到本*行結(jié)束。

5 在VHDL中（）不能將信息帶出對它定義的當前設(shè)計單元。

6 在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由（）表達式構(gòu)成。

7.填空題在VHDL中，預(yù)定義的（）可用于檢出時鐘邊沿，完成定時檢查，獲得未約束的數(shù)據(jù)類型的范圍等。

參考答案：屬性描述語句

8.問答題設(shè)計一個比較電路，當輸入的8421BCD碼大于5時輸出1，否則輸出0。

9 在Quartus Ⅱ工具軟件中，完成編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等打操作，并檢查設(shè)計文件是否正確的過程稱為（）

10 下列操作步驟中，不屬于時序仿真的為（）