多項(xiàng)選擇題下列全加器中的進(jìn)位輸出邏輯表達(dá)式正確的是（），其中A，B，C分別是兩個(gè)加數(shù)和進(jìn)位輸入（注：符號(hào)^表示異或運(yùn)算）。

A.AB+C（A+B）
B.AB+C（A^B）
C.A+B+C
D.A^B^C


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1.多項(xiàng)選擇題下列技術(shù)在時(shí)鐘網(wǎng)絡(luò)布線中可以采用，來(lái)保障時(shí)鐘信號(hào)質(zhì)量的有（）。

A.增加時(shí)鐘線與其它互連線的間距
B.增加時(shí)鐘線的寬度
C.時(shí)鐘驅(qū)動(dòng)器旁邊放置去耦電容
D.在時(shí)鐘線兩側(cè)放置地線
E.時(shí)鐘線繞線時(shí)進(jìn)行RC匹配

2.單項(xiàng)選擇題時(shí)鐘樹(shù)的核心思想是（）。

A.通過(guò)增加互連線的分支降低布線難度
B.通過(guò)均衡時(shí)鐘信號(hào)的路徑延時(shí)使得時(shí)鐘偏差最小化
C.把時(shí)鐘信號(hào)均勻的分散到芯片各處
D.使得每個(gè)分支上的時(shí)鐘驅(qū)動(dòng)器數(shù)量相等

3.單項(xiàng)選擇題下列哪個(gè)因素是造成時(shí)鐘抖動(dòng)的最主要原因？（）

A.IR drop
B.溫度梯度
C.信號(hào)線對(duì)時(shí)鐘線的干擾
D.時(shí)鐘源的抖動(dòng)

4.單項(xiàng)選擇題下列哪個(gè)因素是造成時(shí)鐘偏差的最主要原因？（）

A.器件之間的工藝偏差
B.互連線介質(zhì)厚度不均勻
C.溫度梯度（分布的不均勻性）
D.IR drop

5.多項(xiàng)選擇題下列關(guān)于數(shù)字大規(guī)模集成電路中時(shí)鐘信號(hào)的分布網(wǎng)絡(luò)的設(shè)計(jì)目標(biāo)的表述正確的是（）。

A.盡量使得芯片各處的時(shí)鐘信號(hào)同時(shí)翻轉(zhuǎn)
B.時(shí)鐘信號(hào)的邊沿陡直
C.減小時(shí)鐘信號(hào)延時(shí)
D.用盡量少的線把所有寄存器時(shí)鐘引腳連在一起就可以

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