判斷題并行加法器采用先行進位（并行進位）的目的是簡化電路結(jié)構(gòu)。
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3.單項選擇題設(shè)計一個四位二進制碼的奇偶位發(fā)生器（假定采用偶檢驗碼），需要（）個異或門。
A.2
B.3
C.4
D.5
4.單項選擇題要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為（）。
A.JK=00
B.JK=01
C.JK=10
D.JK=11
5.單項選擇題實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應(yīng)有（）個輸出函數(shù)。
A.8
B.9
C.10
D.11
最新試題
設(shè)計一個判斷輸入8421碼表示的十進制數(shù)是否大于5的組合邏輯電路，至少需要（）個邏輯門。
題型：單項選擇題
電平異步時序邏輯電路工作的基本條件有（）。
題型：多項選擇題
?用3線-8線譯碼器74138（邏輯符號如下圖所示）和與非門實現(xiàn)函數(shù)的功能時，74138的輸出端（）連接與非門。?
題型：單項選擇題
現(xiàn)場可編程門陣列FPGA的設(shè)計流程中，下列屬于規(guī)劃設(shè)計階段的工作有（）。
題型：多項選擇題
用5G555構(gòu)成的施密特觸發(fā)器具有（）個穩(wěn)態(tài)。
題型：單項選擇題
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應(yīng)為（）個。
題型：單項選擇題
為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
題型：多項選擇題
在正常工作時，3-8線譯碼器74138的使能端的值為（）。
題型：單項選擇題
一個Moore型同步可重疊的“1011”序列檢測器的狀態(tài)圖是（）。
題型：單項選擇題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
題型：單項選擇題