A.5
B.6
C.10
D.50
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A.TSL門
B.OC門
C.漏極開路門
D.CMOS與非門
A.與非門
B.三態(tài)輸出門
C.集電極開路門
D.CMOS與非門
A.全部輸入是0
B.任一輸入是0
C.僅一輸入是0
D.全部輸入是1
A.A+B
B.A+C
C.（A+B）（A+C）
D.B+C
A.C·C=C2
B.1+1=10
C.0<1
D.A+1=1
最新試題
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
邏輯函之間滿足（）關(guān)系。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）
電路結(jié)構(gòu)如圖所示，該電路是（）。
?下圖邏輯單元實現(xiàn)的功能為（）。