問答題采用降維法用一片集成雙4選1數(shù)據(jù)選擇器CC14539和必要的門電路設(shè)計(jì)一位全加器，當(dāng)K＝1時(shí)，全加器工作；當(dāng)K＝0時(shí)，全加器不工作。
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實(shí)現(xiàn)模（215）10的加法計(jì)數(shù)需要（）片74193。
題型：單項(xiàng)選擇題
設(shè)計(jì)一個(gè)判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路，至少需要（）個(gè)邏輯門。
題型：單項(xiàng)選擇題
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
題型：單項(xiàng)選擇題
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
題型：單項(xiàng)選擇題
在正常工作時(shí)，3-8線譯碼器74138的使能端的值為（）。
題型：單項(xiàng)選擇題
反映TTL與非門輸入高電平時(shí)抗干擾能力的外部特性參數(shù)是（）。
題型：單項(xiàng)選擇題
下圖所示的PLD連接表示的輸出函數(shù)表達(dá)式F等于（）。
題型：單項(xiàng)選擇題
輸出端與輸出端可以直接連接，實(shí)現(xiàn)“線與”的門電路有（）。
題型：單項(xiàng)選擇題
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
題型：多項(xiàng)選擇題
設(shè)計(jì)一個(gè)Moore型同步可重疊的“1101”序列檢測器，至少需要（）個(gè)觸發(fā)器。
題型：單項(xiàng)選擇題