A.8
B.82
C.28
D.16
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A.是全1
B.是任意數(shù)值，每次會(huì)不同
C.是一個(gè)數(shù)值，這個(gè)數(shù)值是固定的
D.是全0
使用74HC138實(shí)現(xiàn)邏輯函數(shù)
正確的是（）。
A.Y2，Y4，Y5連與非門
B.Y2，Y4，Y5連或門
C.Y2，Y4，Y5連或非門
D.Y2，Y4，Y5連與門
A.0010010
B.1111101
C.1101101
D.0000010
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.4000
B.2000
C.400
D.1000
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出
，則輸入信號(hào)應(yīng)為（）。
A.J=K=1
B.J=Q，K'=Q
C.J=Q，K=Q
D.J=Q，K=1
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.1000
B.10
C.100
D.30
A.10110.0101111
B.10010.01011
C.10110.11010
D.10010.010110
A.A’+B
B.A’+B+C ’
C.A’+B+B’C ’D’
D.A’+B+C ’D’
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
A.800
B.60
C.15
D.240
A.和使用端連接在一起
B.接高電平
C.通過小電阻接低電平
D.懸空
最新試題
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
邏輯函之間滿足（）關(guān)系。
對(duì)于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號(hào)Q的頻率可能是（）MHz。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
?如圖電路，描述正確的是（）。